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SC2245 采用 32 引腳的 QFN 封裝。

主要性能
?  3V 電源供電
?  靈活輸入范圍：1VP-P to 2VP-P
?  0.5V 至 3.3V 輸出電源
?  低功耗： 60mW (10MSPS)
218mW(80MSPS)
?  80MHz 采樣，30.5MHz 輸入：
信噪比(SNR):72.83dBFS
無雜散動態范圍(SFDR):85.62dBFS
?  微分非線性(DNL)：±0.25LSB(典型值)
?  輸入端參考噪聲：0.96LSBRMS
?  片內基準電壓源和采樣保持電路
?  QFN-32 封裝 5mm× 5mm 
應用場合
?  無線和有線寬帶通信
?  成像系統
?  光譜分析
?  便攜式儀器智能天線系統
?  手持式示波器
功能模塊示意圖

典型應用信息
模擬輸入網絡
使用全差分模式可以保證 ADC 獲得最佳性能。VCM 輸出引腳（引腳 31）可用于提供模擬差分輸入的共模偏置電平，VCM 可以直接連接到變壓器的中心抽頭，以設置直流輸入電平或作為運放差分驅動電路的參考電平。圖 26 使用差分放大器將單端輸入信號轉換為差分輸入信號，這種方法的優點是它提供低頻輸入響應；然而在高頻輸入時大多數運放有限的增益帶寬將限制 SFDR。圖 27 使用帶有中心抽頭次級的射頻變壓器驅動，使用變壓器的缺點是低頻信號性能變差，大多數小型射頻變壓器在頻率低于 1MHz 時性能較差。
在單端應用中使用 AIN-接共模電壓，AIN+接輸入信號的輸入網絡方式，單端應用中 ADC 性能
會有所下降，因此不建議單端驅動 SC2245 輸入。與所有高性能、高速模數轉換器一樣，SC2245 的動態性能也會受到輸入驅動電路的影響，特別是二次諧波和三次諧波。源阻抗和電抗會影響 SFDR。為獲得最佳性能，建議每個輸入的源阻抗為100? 或更小，且源阻抗應與差分輸入匹配，阻抗不匹配會導致偶次諧波的增加。
時鐘輸入網絡
CLK 輸入可以直接用 CMOS 或 TTL 電平信號驅動。在 CLK 引腳之前，差分時鐘還可以與低抖動 CMOS 轉換器一起使用（見圖 28）。SC2245 的噪聲性能取決于時鐘信號質量和模擬輸入。時鐘信號上存在的任何噪聲都將導致額外的孔徑抖動，影響芯片的動態性能。 為了使 ADC 正常工作，CLK 信號占空比應該在 50%左右
數字輸出格式
為了避免數字輸出和敏感輸入電路之間可能產生的交互，SC2245 的數字輸出應該驅動最小電容負載，輸出應該用 CMOS 鎖存器等設備進行緩沖。在 SC2245 全速運行時，電容負載應保持在 10pF以下。減少來自數字輸出的干擾也可以通過使用較低的 OVDD 電壓來實現。表 7 顯示了模擬輸入電壓、數字數據位和溢出位之間的關系。使用 MODE 引腳，SC2245 并行數字輸出可以選擇偏置二進制或二進制補碼格式。連接模式到GND 或 1/3VDD 選擇偏移二進制輸出格式；連接方式為 2/3VDD 或 VDD 選擇二進制補碼輸出格式。
表 6 顯示了 MODE 引腳的邏輯狀態。

電源和接地建議
建議使用兩個獨立的電源為 SC2245 供電：一個用于模擬電源 AVDD，一個用于數字輸出電源DRVDD。對于 AVDD 和 DRVDD，應使用多個不同的去耦電容以屏蔽高頻和低頻噪聲。去耦電容應放置在接近器件引腳的位置，并盡可能縮短走線長度。SC2245 僅需要一個 PCB 接地層。對 PCB 模擬、數字和時鐘模塊進行合理的去耦和巧妙的分隔，可以輕松獲得最佳的性能。
裸露焊盤散熱塊建議
為獲得最佳的電氣性能和熱性能，必須將 ADC 底部的裸露焊盤連接至模擬地 AGND。PCB 上裸露的連續銅平面應與 SC2245 的裸露焊盤匹配。銅平面上應有多個通孔，以便獲得盡可能低的熱阻路徑以通過 PCB 底部進行散熱。應當填充或堵塞這些通孔，防止通孔滲錫而影響連接性能。為了最大化地實現 ADC 與 PCB 之間的覆蓋與連接，應在 PCB 上覆蓋一個絲印層，以便將 PCB 上的連續平面劃分為多個均等的部分。這樣，在回流焊過程中，可在 ADC 與 PCB 之間提供多個連接點。而一個連續的、無分割的平面則僅可保證在 ADC 與 PCB 之間有一個連接點。
VCMVCM 引腳應通過一個 2.2μF 或更大的電容去耦至地。