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SC1421 位單通道 12 位串行 6 μs SAR ADC
主要性能
?  12 位 ADC，轉換時間為 6 微秒
?  +5V 單電源供電
?  高速、易用的串行接口
?  片內(nèi)采樣保持放大器
?  低功耗：25mW（典型值）
?  模擬輸入范圍±10V
?  8 引腳 SOIC 封裝
應用場合
?  工業(yè)自動化技術
?  可編程邏輯控制器 (PLC)

?  分布式控制系統(tǒng) (DCS)

產(chǎn)品概況
SC1421是采用逐次逼近型架構，內(nèi)置采樣保持電路、內(nèi)部時鐘以及高速串行接口的單通道12位串行6 μs SAR ADC。SC1421的模擬輸入范圍為±10 V，采用+5 V單電源供電，典型功耗僅25 mW。
SC1421采用8引腳的SOIC封裝。

技術規(guī)格
ADC 直流特性
除非另有說明，VDD = +5 V, AGND = DGND = 0 V, REF IN = +2.5 V，TA=?40°C至+85°C

ADC 交流特性
除非另有說明，VDD = +5 V, AGND = DGND = 0 V, REF IN = +2.5 V，TA=?40°C至+85°C。

時序和控制部分
圖2顯示了SC1421最佳性能工作時所需的時序。在圖中所示的序列中，轉換在CONVST
———————————
上升沿開
始，6μs后SC1421本次轉換得到的新數(shù)據(jù)會存儲在輸出寄存器中。讀取操作發(fā)生時，在CONVST
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的下
一個上升邊緣之前應該最少保持600ns結束讀取操作，以優(yōu)化下次轉換開始之前跟隨/保持放大器的建
立。在串行時鐘頻率最高為8.33MHz的情況下，芯片可實現(xiàn)的吞吐量為6μs (轉換時間)  + 1.92μs (讀取
時間) + 0.6μs (采集時間)，這將導致8.52μs的最小吞吐量時間(相當于117 kHz的吞吐量速率)。
為了最小化電路板空間，SC1421 采用8 引腳封裝，可用于接口的引腳數(shù)量非常有限，因此，
SC1421沒有提供狀態(tài)信號來指示轉換何時完成。在許多應用中該問題無需考慮，因為數(shù)據(jù)可以在轉
換期間或轉換后從SC1421讀取；然而，想要從SC1421獲得最佳性能的應用程序必須確保數(shù)據(jù)讀取不
會發(fā)生在轉換期間或在CONVST
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上升邊緣之前的600ns期間。這可以通過兩種方式實現(xiàn)：
(1)  在軟件時序控制中確保讀操作直到CONVST
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上升沿后6μs再開始進行，只有當軟件知道何時
發(fā)出CONVST
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命令時，這才有可能
(2)  使用CONVST
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信號作為轉換開始信號和中斷信號。最簡單的方法是為CONVST
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生成一個高低
時間為6μs的方波信號(見圖3)，轉換在CONVST
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上升邊緣開始，CONVST
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的下降沿發(fā)生在6μs
之后，可以作為一個活躍的低電平信號或下降沿觸發(fā)的中斷信號來告訴處理器從SC1421讀取
數(shù)據(jù)。如果讀取操作在CONVST
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上升沿前600ns完成，也可以滿足SC1421的數(shù)據(jù)讀取時序。
上述方案將吞吐量限制在12μs以內(nèi)，根據(jù)處理器對中斷信號的響應時間和處理器讀取數(shù)據(jù)所花
費的時間，這可能是系統(tǒng)運行的最快時間。在任何情況下，CONVST
———————————
信號不必保持50:50占空比，可
以根據(jù)實際使用情況進行調(diào)整，以優(yōu)化SC1421的吞吐量率。或者，CONVST
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信號可以提供一個正常
的窄脈寬，CONVST
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的上升沿可以作為一個活躍高電平或上升沿觸發(fā)中斷，在讀取數(shù)據(jù)之前，可以
實現(xiàn)6μs的軟件延遲。